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(相關(guān)資料圖)

FPGA中時(shí)序約束是設(shè)計(jì)的關(guān)鍵點(diǎn)之一，準(zhǔn)確的時(shí)鐘約束有利于代碼功能的完整呈現(xiàn)。進(jìn)行時(shí)序約束，讓軟件布局布線后的電路能夠滿足使用的要求。

周期約束是結(jié)合所用時(shí)鐘源（晶振）在軟件中進(jìn)行約束，從而使得軟件可以獲得時(shí)鐘周期參數(shù)，保證布局布線過(guò)程中不違規(guī)。

1 建立/保持時(shí)間

在FPGA中談及時(shí)序約束，首先要了解三個(gè)基本名詞：觸發(fā)器、建立時(shí)間和保持時(shí)間。在FPGA中做時(shí)序約束便是為了滿足建立時(shí)間和保持時(shí)間。

觸發(fā)器（FF）概念為：對(duì)脈沖邊沿敏感，其狀態(tài)只在時(shí)鐘脈沖的上升沿或下降沿的瞬間改變；

建立時(shí)間（Setup）概念為：在時(shí)鐘clk的上升沿到來(lái)之前，數(shù)據(jù)相對(duì)于該上升沿有一個(gè)最小的時(shí)間提前量，這個(gè)時(shí)間量為建立時(shí)間；（這里可以這樣理解，就是數(shù)據(jù)來(lái)了之后間隔一個(gè)時(shí)間，時(shí)鐘clk才產(chǎn)生上升沿捕獲數(shù)據(jù)）；

保持時(shí)間（Hold）概念為：在時(shí)鐘clk的上升沿到來(lái)之后，數(shù)據(jù)相對(duì)于該上升沿必須保持一個(gè)最小的時(shí)間量，這個(gè)時(shí)間量為保持時(shí)間；（這里可以這樣理解，時(shí)鐘clk產(chǎn)生上升沿之后，數(shù)據(jù)需要保持住一個(gè)時(shí)間，保證時(shí)鐘clk上升沿捕獲到數(shù)據(jù)）；

NOTE：

a. FPGA的建立/保持時(shí)間是由器件物理特性決定的，與生產(chǎn)、加工工藝有關(guān)（后續(xù)會(huì)講FPGA的生產(chǎn)過(guò)程）。當(dāng)使用某款FPGA芯片時(shí)，建立時(shí)間和保持時(shí)間隨之確定。

b. Xilinx FPGA的建立時(shí)間setup基本都在0.04ns的量級(jí)，保持時(shí)間hold time基本在0.2