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2 時序路徑

(資料圖片僅供參考)

時序路徑作為時序約束和時序分析的物理連接關(guān)系，可分為片間路徑和片內(nèi)路徑。

片間路徑是指FPGA芯片與外圍芯片的物理路徑；

片內(nèi)路徑是指FPGA芯片內(nèi)部根據(jù)設(shè)計(jì)的代碼所實(shí)現(xiàn)的路徑；

時序約束和時序分析所關(guān)注的是片間路徑，如下圖所示；

3 時序模型

FPGA的典型的時序模型如下圖所示，完整的時序路徑包括包括源時鐘路徑、傳輸路徑、組合邏輯和目的時鐘路徑，也可以表示為觸發(fā)器（FF）+線路（Route）+組合邏輯（Logic）+觸發(fā)器（FF）的模型。

根據(jù)上圖的時序模型，在進(jìn)行時序電路設(shè)計(jì)時，時序需滿足一定的要求，圖中該路徑的建立時間時序要求為：

Tclk≥Tco+Tlogic+Troute+Tsetup-Tskew；

其中，

Tclk 為時鐘周期；

Tco為發(fā)送端寄存器時鐘到輸出時間；

Tlogic為組合邏輯時間延遲；

Troute為兩級寄存器（兩個寄存器）之間的布線延遲；

Tsetup為接收端寄存器建立時間；

Tskew為兩級寄存器的時鐘歪斜（即到達(dá)寄存器的時間偏差），其值等于時鐘同邊沿到達(dá)兩個寄存器時鐘端口的時間差。

上述為建立時間的時序要求。下面講述一下保持時間時序要求：

保持時間相對來說要難理解，是指數(shù)據(jù)在時鐘上升沿后需保持的最小時間量，這里已經(jīng)在上一篇講解過。通俗意思是說寄存器1的數(shù)據(jù)不能太快到達(dá)寄存器2，以防止寄存器2采集新數(shù)據(jù)太快而導(dǎo)致原來的數(shù)據(jù)被覆蓋。

NOTE:保持時間約束是對同一個時鐘邊沿約束，而不是對下一個時鐘進(jìn)行約束。

詳細(xì)描述：如上圖，寄存器2在邊沿2時刻剛剛捕獲寄存器1在邊沿1時刻發(fā)出的數(shù)據(jù)，若寄存器1在邊沿2時刻發(fā)出的數(shù)據(jù)過快到達(dá)寄存器2，則會沖掉前面的數(shù)據(jù)，因此保持時間約束的是同一個邊沿（這里要注意，實(shí)際是同一個時鐘源，所以說是同一個邊沿）。

在時鐘沿到達(dá)之后，數(shù)據(jù)要保持Thold的時間，如上圖所示（圖中為表示方便加大了時序?qū)挾?，?shí)際上比較?。?，要滿足以下公式：

Tco+Tlogic+Troute≥Tskew+Thold