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【摘要】

在某單板上，由于CPU芯片GMII接口的電源上只加了磁珠濾波，引起的故障：在網(wǎng)口通信時(shí)，當(dāng)通信包的內(nèi)容為低速碼型（全0全1）時(shí)，沒有丟包；當(dāng)更改為偽隨機(jī)包時(shí)（碼型速率快），丟包嚴(yán)重。最終在磁珠后加電容，問題解決。

(資料圖片僅供參考)

原因分析:

從電源的輸出到所供電的邏輯電路之間的引線可能包括值得重視的阻抗，這個(gè)阻抗導(dǎo)致了一個(gè)與工作電流成正比的壓降。其中，電源線上的電感產(chǎn)生的影響比電阻更嚴(yán)重。快速變化的電流（高速率碼型）通過電源線的電感引起電源和所供電的邏輯電路之間的電壓偏移。舉例說明一下布線電感問題有多糟糕。

圖1的電路驅(qū)動(dòng)一個(gè)大的容性負(fù)載。門電路A電源引腳的供電電流需求由每隔100ns的時(shí)鐘高電平組成。時(shí)鐘的高電平與門電路每次驅(qū)動(dòng)容性負(fù)載為HI狀態(tài)時(shí)相對(duì)應(yīng)。驅(qū)動(dòng)HI狀態(tài)操作的電流路徑如虛線所示。

圖1 電源供電分配線的電感

假設(shè)門電路的上升時(shí)間為5ns，則驅(qū)動(dòng)器的最大dI/dt:

其中，△V=5V（驅(qū)動(dòng)電壓）

Tr 10%-90%=5ns（驅(qū)動(dòng)上升時(shí)間）

C1=50pf（負(fù)載電容）

下一步，計(jì)算電源供電線路的電感：

其中，X=10in（線路的長(zhǎng)度）

H=0.1in（線路之間的平均間距）

D=0.04in

L=電感/nH

最后得到噪聲電壓=（1.5X107）（16410-9）=2.5V

噪聲真的這么大嗎？實(shí)際上，問題可能更嚴(yán)重。因?yàn)槲覀兊募僭O(shè)并不精確。假設(shè)上升時(shí)間等于1ns，在這個(gè)電路中，電源供電電感非常大，以至于當(dāng)門電路A試圖驅(qū)動(dòng)Hi時(shí)，該電路板電源的供電輸入下降到接近零，隨著電容C1經(jīng)過電源線電感的充電，電壓慢慢升起。當(dāng)電源的供電下降的時(shí)候，門電路A在運(yùn)行，或者進(jìn)入振蕩狀態(tài)。

解決的辦法是加如圖2所示的旁路電容，如果電容C2的阻抗比電源的布線阻抗低，變化的電流將會(huì)流過電容而不是布線。當(dāng)轉(zhuǎn)換為Hi狀態(tài)的時(shí)候，門電路A所經(jīng)受的電源下降是C2阻抗的函數(shù)，而不是電源布線阻抗的函數(shù)。

圖2 旁路電容在電源線中平滑電流的流動(dòng)

總結(jié)：

1．電源在低頻時(shí)提供低的阻抗，局部的旁路電容在較高的頻率上提供低的阻抗；

2．對(duì)于可調(diào)電源輸出（包含反饋端），反饋端會(huì)為電源提供在分配線遠(yuǎn)端測(cè)量到的電壓，然后電源就能通過調(diào)整輸出來適應(yīng)布線引起的阻抗，而通常我們布線時(shí)，反饋電阻是放在電源近端的；

3．旁路電容要靠近管腳放置。