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芯片是我們這個(gè)時(shí)代最最最偉大的發(fā)明之一，如果沒(méi)有芯片的出現(xiàn)，我們很難想象如今的電子時(shí)代會(huì)是個(gè)什么樣子？每個(gè)人操作著一臺(tái)房子般大小的“電腦”，背著巨大的“手機(jī)”在和遠(yuǎn)方的朋友通話，而且聲音極差。正是因?yàn)樾酒陌l(fā)明，才讓所有的功能都集中在小小的指甲蓋大小的芯片里面，我們普通老百姓也才能真正享受這個(gè)無(wú)線時(shí)代帶來(lái)的便捷。但是，時(shí)至今日，芯片依然是卡脖子的一環(huán)。所以今天我們一起來(lái)學(xué)習(xí)一下關(guān)于芯片相關(guān)的知識(shí)。

什么是芯片？

芯片，也就是集成電路，或者說(shuō)是超大規(guī)模集成電路，是由數(shù)千，數(shù)百萬(wàn)，甚至數(shù)十億個(gè)晶體管，電阻，電容組成的電子電路。它執(zhí)行與使用分立（單獨(dú)封裝）組件構(gòu)建的較大電路相同的功能，但 IC 是一種極其緊湊的設(shè)備，在一小塊半導(dǎo)體材料上構(gòu)建為單個(gè)單元。制造IC的主要原材料是硅；因此，IC 通常被稱為“硅芯片”。也可以使用其他原材料，如鍺和砷化鎵，但由于以下原因，硅是主要選擇：

(相關(guān)資料圖)

硅是一種半導(dǎo)體，這意味著它可以在稱為摻雜的過(guò)程中控制的某些條件下充當(dāng)導(dǎo)體和絕緣體。摻雜是指添加雜質(zhì)以改變?cè)氐?u>電氣特性。

硅在地球上很豐富，這使得它非常實(shí)惠。

芯片專為某種目的而設(shè)計(jì)，可用于各種行業(yè)，例如航空航天、汽車、電信、計(jì)算機(jī)等。一個(gè)或多個(gè) IC 以及其他組件和連接器安裝在印刷電路板 (PCB) 上，并與細(xì)銅帶連接以滿足應(yīng)用需求。PCB 的一個(gè)非常常見(jiàn)的用途是作為計(jì)算機(jī)的主板。

芯片的分類

下圖給出了常見(jiàn)芯片的分類，包括ASIC，ASSP，SoC，FPGA，SoC FPGA, ucontroller, uprocessor 等等。

ASIC是專用集成電路Application Specific Integrated Circuit的首字母縮寫，是指為特定應(yīng)用而設(shè)計(jì)的 IC 稱為 ASIC，主要用于路由器、交換機(jī)、調(diào)制解調(diào)器等電子設(shè)備中。

ASIC的主要特點(diǎn)如下：

在其整個(gè)生命周期內(nèi)執(zhí)行相同的功能

沒(méi)有處理器

設(shè)計(jì)周期費(fèi)時(shí)費(fèi)錢

大批量生產(chǎn)

高速低功耗

可以是數(shù)字的、模擬的或兩者兼而有之

ASSP是特定標(biāo)準(zhǔn)應(yīng)用器件Application Specific Standard Part的首字母縮寫，專為特定應(yīng)用而設(shè)計(jì)，但不是為系統(tǒng)或客戶定制的IC。ASSP 是一種特殊的 ASIC，可以被多家公司使用。ASSP 的特性類似于 ASIC。主要用在以太網(wǎng)控制器、PCIE控制器、USB接口等。

SoC（片上系統(tǒng)）：集成了完整系統(tǒng)的IC稱為SoC。它包含處理器、存儲(chǔ)器和外圍設(shè)備以及軟件。SoC的處理器可以是微處理器（μP或MPU）、微控制器（μC或MCU）、數(shù)字信號(hào)處理器（DSP）或圖形處理器。帶有處理器的 ASIC 或 ASSP 是 SoC，因此 SoC 的特性類似于 ASIC 或 ASSP 的特性。主要用于語(yǔ)音、視頻和圖像信號(hào)處理、無(wú)線通信、汽車等。

FPGA（現(xiàn)場(chǎng)可編程門陣列）：FPGA 是一種可編程 IC。它具有可配置的邏輯塊、可配置的輸入-輸出塊和可編程互連。主要應(yīng)用在原型 ASICS 或 SoC、設(shè)備控制器、信號(hào)處理系統(tǒng)、圖像處理系統(tǒng)等。FPGA的主要特點(diǎn)如下：

適用于需要頻繁定制的設(shè)計(jì)

沒(méi)有處理器

設(shè)計(jì)周期不耗時(shí)且成本低廉

適用于小體積設(shè)計(jì)

更低的速度和低功耗

可編程SoC或SoC FPGA：集成了處理器和FPGA架構(gòu)的IC稱為可編程SoC或SoC FPGA。這還包括外設(shè)、片上存儲(chǔ)器、FPGA 式邏輯陣列和高速收發(fā)器。主要用在網(wǎng)絡(luò)、航空航天、國(guó)防等?？删幊蘏oC/SoC FPGA的主要特點(diǎn)如下：

適用于需要頻繁定制且具有處理能力的設(shè)計(jì)

較小的尺寸

處理器和 FPGA 之間的更高帶寬通信

設(shè)計(jì)周期不耗時(shí)且成本低廉

風(fēng)險(xiǎn)低，因?yàn)樗强芍匦戮幊痰?/p>

更低的速度和低功耗

微處理器（μP 或 MPU）：僅包含處理器的 IC 稱為微處理器。它不包含內(nèi)存（RAM、ROM等）或任何其他外圍設(shè)備。以下是微處理器的主要特性：

昂貴的

更高的速度和更高的功耗

適用于更大的設(shè)計(jì)

執(zhí)行復(fù)雜的任務(wù)

應(yīng)用：臺(tái)式電腦、筆記本電腦、記事本、汽車、火車等。

微控制器（μC 或 MCU）：包含處理器以及存儲(chǔ)器（RAM、ROM 等）和其他外圍設(shè)備的 IC 稱為微控制器。這是一個(gè)通用設(shè)備，需要針對(duì)應(yīng)用程序進(jìn)行編程。微控制器可用于各種工業(yè)產(chǎn)品。微控制器是 SoC 的縮小版本。以下是微控制器的主要特性：

緊湊，因?yàn)樗型鈬O(shè)備都在 IC 中

有處理器

比微處理器便宜

更低的速度和低功耗

適用于較小的設(shè)計(jì)，因?yàn)樗芫o湊

執(zhí)行不太復(fù)雜的任務(wù)

應(yīng)用：微波爐、洗衣機(jī)、DVD播放器、手機(jī)等。

芯片是怎么設(shè)計(jì)的？下圖反映了 IC 設(shè)計(jì)周期（以下部分對(duì)每個(gè)步驟進(jìn)行了解釋）：

系統(tǒng)規(guī)格

IC 供應(yīng)商會(huì)見(jiàn)潛在客戶，以確定他們正在尋找的功能并準(zhǔn)備一份功能要求列表。系統(tǒng)規(guī)范是指定系統(tǒng)（IC）的功能規(guī)范（或要求）并定義其外部接口的過(guò)程。

架構(gòu)設(shè)計(jì)

一旦確定了系統(tǒng)規(guī)范，就開(kāi)始了系統(tǒng)架構(gòu)的設(shè)計(jì)過(guò)程。這包括創(chuàng)建或購(gòu)買知識(shí)產(chǎn)權(quán) (IP) 塊，以及定義軟件接口、時(shí)序、性能、面積和功率限制。標(biāo)準(zhǔn)工業(yè) IP 模塊可從 IP 供應(yīng)商處獲得。

架構(gòu)驗(yàn)證

架構(gòu)驗(yàn)證是構(gòu)建硬件系統(tǒng)的軟件版本的過(guò)程。這是使用高級(jí)語(yǔ)言（如 C、C++或 SystemC）從函數(shù)模型創(chuàng)建的。使用軟件調(diào)試器評(píng)估整個(gè)系統(tǒng)的架構(gòu)、性能和功率。

形式驗(yàn)證/屬性檢查

形式驗(yàn)證是使用數(shù)學(xué)方法靜態(tài)驗(yàn)證設(shè)計(jì)正確性的過(guò)程，不使用任何激勵(lì)或時(shí)序檢查。

一種稱為屬性檢查的形式驗(yàn)證方法用于證明實(shí)現(xiàn)的系統(tǒng)模型滿足設(shè)計(jì)要求（或規(guī)范）。在屬性檢查中，使用屬性規(guī)范語(yǔ)言（如 PSL 和 SVA）定義系統(tǒng)需求，并創(chuàng)建已實(shí)現(xiàn)系統(tǒng)的數(shù)學(xué)模型。使用模型檢查器比較系統(tǒng)要求和數(shù)學(xué)模型，以確認(rèn)系統(tǒng)滿足要求。

設(shè)計(jì)輸入

在系統(tǒng)的架構(gòu)設(shè)計(jì)和驗(yàn)證之后，下一步就是設(shè)計(jì)輸入。這是使用硬件設(shè)計(jì)語(yǔ)言 (HDL)（例如 VHDL 和 Verilog）和/或原理圖捕獲來(lái)捕獲完整系統(tǒng)設(shè)計(jì)的過(guò)程。該設(shè)計(jì)包含 I2C輸入和輸出引腳、IP 塊實(shí)例、設(shè)計(jì)連接、時(shí)鐘和復(fù)位策略等的詳細(xì)信息。

功能仿真

功能仿真是使用軟件仿真器驗(yàn)證設(shè)計(jì)的功能行為的過(guò)程。這不考慮設(shè)計(jì)元素的時(shí)序延遲。它驗(yàn)證IC級(jí)連通性、IC級(jí)環(huán)境中的IP塊（一般IP塊是預(yù)先驗(yàn)證過(guò)的）、端到端的功能路徑、焊盤連通性、模塊間交互、外部模塊交互等。

測(cè)試平臺(tái)是一組代碼，用于檢查 RTL 實(shí)現(xiàn)是否（或不）滿足設(shè)計(jì)規(guī)范。它包含有效和預(yù)期條件以及無(wú)效和意外條件，以檢查設(shè)計(jì)是否按預(yù)期運(yùn)行。

形式驗(yàn)證 - 等效性檢查

正如我們之前提到的，形式驗(yàn)證是使用數(shù)學(xué)方法靜態(tài)驗(yàn)證設(shè)計(jì)正確性的過(guò)程，而不使用任何激勵(lì)或時(shí)序檢查。

一種稱為等效性檢查的形式驗(yàn)證方法用于通過(guò)將設(shè)計(jì)與黃金設(shè)計(jì)進(jìn)行比較來(lái)找到設(shè)計(jì)的功能等效性。下圖描述了 IC 設(shè)計(jì)周期各個(gè)階段的等效性檢查：

硅前驗(yàn)證

硅前驗(yàn)證是在將設(shè)計(jì)發(fā)送到制造之前在硬件中驗(yàn)證設(shè)計(jì)的過(guò)程。它可以驗(yàn)證高風(fēng)險(xiǎn)或新開(kāi)發(fā)的 IP，并節(jié)省重新旋轉(zhuǎn) IC 的成本?？梢允褂梅抡嫫骰?FPGA 執(zhí)行硅前驗(yàn)證。

好處：

與模擬環(huán)境相比非?？?/p>

可以探測(cè)一組有限的內(nèi)部信號(hào)以進(jìn)行調(diào)試

可以在流片之前驗(yàn)證軟件和應(yīng)用級(jí)場(chǎng)景

限制：

硬件很貴

無(wú)法驗(yàn)證模擬 IP 塊

與真實(shí)芯片相比，系統(tǒng)時(shí)鐘速度較慢

需要多個(gè)硬件設(shè)置，尤其是在驗(yàn)證和軟件團(tuán)隊(duì)分布在多個(gè)地理位置的情況下

仿真

仿真是在稱為仿真器的硬件設(shè)備上驗(yàn)證系統(tǒng)功能的過(guò)程。仿真器可以比模擬更快地運(yùn)行非常大的 IC 設(shè)計(jì)，并且可以以不同的時(shí)鐘速度同時(shí)運(yùn)行許多 IC 設(shè)計(jì)。下圖顯示了最先進(jìn)的模擬器：

基于 FPGA 的原型設(shè)計(jì)

基于 FPGA 的原型設(shè)計(jì)是使用一個(gè)或多個(gè) FPGA 驗(yàn)證系統(tǒng)功能的過(guò)程。FPGA 原型設(shè)計(jì)遵循以下步驟：

ASIC RTL（寄存器傳輸級(jí)）代碼轉(zhuǎn)換為 FPGA RTL 代碼。它包括使用不同的存儲(chǔ)器、移除模擬塊、重寫時(shí)鐘方案等。

如果完整的 FPGA RTL 代碼不適合單個(gè) FPGA，則代碼會(huì)被劃分到多個(gè) FPGA 中。

FPGA 工具用于綜合和布局布線。

位文件被下載到 FPGA 中并驗(yàn)證設(shè)計(jì)。

合成

綜合是在給定技術(shù)庫(kù)和設(shè)計(jì)約束的情況下將設(shè)計(jì)的 RTL 代碼轉(zhuǎn)換為優(yōu)化的門級(jí)表示的過(guò)程。在合成中進(jìn)行以下步驟：

翻譯：設(shè)計(jì) RTL 代碼被翻譯成與技術(shù)無(wú)關(guān)的布爾方程。

優(yōu)化：優(yōu)化布爾方程，去除冗余邏輯。

技術(shù)映射：借助設(shè)計(jì)約束和技術(shù)庫(kù)，將技術(shù)無(wú)關(guān)的布爾方程映射到技術(shù)相關(guān)的邏輯門。

靜態(tài)時(shí)序分析 (STA)

靜態(tài)時(shí)序分析 (STA) 是在不提供任何激勵(lì)的情況下驗(yàn)證設(shè)計(jì)時(shí)序特性的過(guò)程。STA 快速且詳盡，但它不會(huì)檢查設(shè)計(jì)的功能。電子設(shè)備由時(shí)鐘信號(hào)驅(qū)動(dòng)；因此，必須驗(yàn)證設(shè)計(jì)是否在指定的時(shí)鐘頻率下工作。STA 在 IC 設(shè)計(jì)周期的各個(gè)階段執(zhí)行。

測(cè)試設(shè)計(jì) (DFT)

制造 IC 的過(guò)程并非 100% 沒(méi)有錯(cuò)誤。因此，必須在設(shè)計(jì)中插入稱為測(cè)試設(shè)計(jì) (DFT) 邏輯的額外邏輯，以幫助 IC 的后期生產(chǎn)測(cè)試以識(shí)別制造缺陷。制造 IC 時(shí)，首先會(huì)在 DFT 邏輯的幫助下檢查是否存在任何制造缺陷。如果沒(méi)有制造缺陷，則檢查 IC 的功能正確性。

預(yù)布局模擬

在發(fā)送門級(jí)網(wǎng)表進(jìn)行物理布局之前，軟件應(yīng)用程序會(huì)對(duì)其功能和時(shí)序行為進(jìn)行驗(yàn)證。這稱為布局前模擬。

物理布局

物理布局是從 IC 的邏輯視圖到物理視圖的過(guò)渡。物理布局過(guò)程的輸出是圖形數(shù)據(jù)庫(kù)系統(tǒng) (GDSII) 文件，該文件是一種二進(jìn)制文件格式，表示平面幾何形狀、文本標(biāo)簽和其他與物理布局相關(guān)的信息。物理布局中執(zhí)行的步驟如下：

布局規(guī)劃：確定主要設(shè)計(jì)塊，并分配空間以滿足時(shí)序、面積和性能標(biāo)準(zhǔn)。IP 結(jié)構(gòu)、縱橫比和路由可能性也在這里決定。

分區(qū)：將 IC 分成功能塊，使布局和布線更容易。

布局布線：放置和連接設(shè)計(jì)塊，以便不違反設(shè)計(jì)規(guī)則。

時(shí)鐘樹(shù)綜合：時(shí)鐘均勻分布到設(shè)計(jì)中的所有時(shí)序元素。

布局后模擬

布局后仿真是在設(shè)計(jì)的物理布局建立后驗(yàn)證設(shè)計(jì)的過(guò)程。在布局后模擬中執(zhí)行的檢查如下：

設(shè)計(jì)規(guī)則檢查 (DRC)：布局滿足制造所需的一組規(guī)則

電氣規(guī)則檢查 (ERC)：布局滿足一組電氣設(shè)計(jì)規(guī)則

版圖與原理圖 (LVS)：版圖在功能上與設(shè)計(jì)的網(wǎng)表相同

集成電路制造

在布局后仿真之后，GDSII 文件形式的布局網(wǎng)表被提供給 IC 制造商（代工廠）。向代工廠提供 GDSII 文件的過(guò)程稱為帶出。IC制造過(guò)程如下圖所示：

IC測(cè)試儀

IC 制造并非 100% 可靠，導(dǎo)致許多樣品存在制造缺陷。一旦從代工廠收到 IC，就會(huì)使用測(cè)試儀來(lái)過(guò)濾有缺陷的 IC。測(cè)試儀向 IC 提供輸入激勵(lì)并驗(yàn)證輸出。它還驗(yàn)證 IC 的電氣和熱特性并找到理想的工作條件。

硅后驗(yàn)證

通過(guò)測(cè)試儀的樣品在真實(shí)環(huán)境中進(jìn)行驗(yàn)證。這稱為硅后驗(yàn)證。在硅后驗(yàn)證中，使用計(jì)算機(jī)上的軟件工具配置 IC，并將測(cè)試代碼下載到 IC 中。預(yù)期的輸出受到監(jiān)控，IC 的所有功能都得到驗(yàn)證。下圖描述了驗(yàn)證后設(shè)置：

概括

IC種類繁多，每種IC都有一定的特點(diǎn)：可編程或不可編程，有無(wú)處理器，高速或低速，緊湊或笨重。設(shè)計(jì)、制造和測(cè)試 IC 的過(guò)程是復(fù)雜而詳盡的。主要貢獻(xiàn)者是設(shè)計(jì)和驗(yàn)證團(tuán)隊(duì)、IP 供應(yīng)商和 IC 制造商。高級(jí) EDA工具在減少與 IC 設(shè)計(jì)周期相關(guān)的時(shí)間和精力方面發(fā)揮著至關(guān)重要的作用。

審核編輯：劉清