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【資料圖】

系統(tǒng)級封裝 (System in Package, SiP）是指將單個或多個芯片與各類元件通過系統(tǒng)設(shè)計及特定的封裝工藝集成于單一封裝體或模塊，從而實現(xiàn)具完整功能的電路集成，如圖 7-115 所示。與系統(tǒng)級芯片 (SoC）常用于集成數(shù)字及邏輯電路不同，系統(tǒng)級封裝（SiP）更適用于無法（或非常困難）在單一芯片上實現(xiàn)功能集成的微波、射頻、功率等模擬電路的應(yīng)用。

作為一種通過封裝工藝來實現(xiàn)集成電路產(chǎn)品的設(shè)計、開發(fā)和封測的主要技術(shù)和方法，SiP 并沒有固定的封裝形式和工藝，它可以在現(xiàn)有的大部分封裝類型上實現(xiàn)。通常，SiP 因為產(chǎn)品功能多樣化而選擇相對靈活的 LGA 設(shè)計如圖所示。但隨著該技術(shù)在更大、更復(fù)雜的系統(tǒng)電路中的迅速推廣，可以提供更多I/0 端口的 BGA 及整體化模塊也逐漸得以廣泛使用。另外，SiP 封裝模塊經(jīng)常需要進行電磁屏蒰以消除模塊電路與環(huán)境之間的交互影響，而電磁屏蔽通?？梢岳煤唵蔚慕饘偕w來實現(xiàn)?，F(xiàn)在，高性能、高可靠性的 SiP 模塊也越來越多地使用塑封料包封加金屬涂層的工藝來實現(xiàn)電磁屏。

SiP 使用的基板和載體類型主要包括：薄膜厚膜及低溫燒結(jié)陶瓷（LTCC)基板；高密度的引線框基板；單層、多層及埋人式的有機基板；扇出型圓片級無基板再布線（RDL)連按等。

SiP 的主要封裝工藝方法和結(jié)構(gòu)包括：多芯片SMT + WB/FC；芯片堆疊 SMT + WB/FC； 高密度3D/2.5D 封裝；疊層封裝（POP)；扇出型圓片級SiP等。

SiP 典型工藝流程如圖所示。由于 SiP涉及大量的多種類芯片和元器件，需要增加新的封裝工藝，如 SMT、電磁屏蔽濺射涂層等。雖然主要的半導體封裝工藝和設(shè)備可以共享，但 SP 工藝對這些通用封裝工藝也有很多特殊的新要求。

(1）高密度小間距表面貼裝：SiP 技術(shù)是推動元件及預(yù)封裝芯片 (WICSP、超薄超小CSP）尺寸微型化的最大驅(qū)動力，0201、01005區(qū)更小尺寸 008004 的電感、電容都是首先在 SiP 模塊中實現(xiàn)大批量使用的，先進的 WLCSP 的I/O間距小于 200μm，已接近 FC工藝。這些超小型元器件必須通過高速、高精度 SMT設(shè)備和工藝貼裝于 SiP 基板上，并通過錫膏及錫焊回流工藝實現(xiàn)連接。錫膏由錫焊顆粒和助焊劑均勻混合而成，錫焊合金成分、顆粒尺寸分布及助焊劑類型的選擇非常重要，通常應(yīng)根據(jù)產(chǎn)品類型及工藝流程來確定。

（2）塑封：超小尺寸元器件及芯片，以區(qū)對應(yīng)的高密度超小問距，有可能導致塑封料無法完全充分填充，從而造成可 靠性方面的隱患。通常的改善方法包括，優(yōu)化塑封工藝參數(shù)，通過特殊的設(shè)計以增加塑封料的流動和填充，改變塑封料的固體顆粒的尺寸及分布，以及使用易于均勻填充的 Compresion 塑封工藝。

(3）電磁屏蔽金屬涂層：如圖所示，在塑封料表面形成電磁屏蔽金屬涂層是通過等離子濺射工藝或直按電鍍而實現(xiàn)的。因為工藝靈活，涂層結(jié)合力強，易于產(chǎn)能擴張，且不涉區(qū)濕法電化學所需要的廢水處理，等離子濺射金屬涂層已經(jīng)逐步成為主流工藝。電磁屏蔽金屬涂層一般由多層金屬組成，從而保證金屬涂層與塑封料表面形成牢固的結(jié)合力。主層金屬常常選擇純銅，以利用其優(yōu)異的導電性實現(xiàn)電磁干擾的屏蔽；外層金屬可以選擇不銹鋼，從而確保封裝體具有耐磨和良好的抗氧化性。為了形成完整的電磁屏蔽，金屬涂層必領(lǐng)實現(xiàn)上表面及四側(cè)面均覆蓋并按地。對于更高、更復(fù)雜的系統(tǒng)級封裝，也會使用分隔式電磁屏酸，從而進一步提高系統(tǒng)的整體電磁屏蔽效果。

審核編輯：湯梓紅